亚稳态的对策

亚稳态的对策

同步时序电路的输出有可能会维持一种称为亚稳态的不稳定平衡状态,具体将取决于将被锁存的数据信号相对于时钟信号的时序。
当不满足数据表中显示的输入建立和保持时间(ts和th)要求时,时序电路将进入亚稳态。

亚稳态的对策

当有源输入(如时钟信号)和无源输入(如数据信号)彼此异步时,可能发生亚稳态。为防止时序电路进入亚稳态,必须满足数据表中所示的推荐时序条件。
例如,当CK和D输入异步时,它们可以如下所示进行同步。
但在这种情况下,应注意CK的周期和传播延迟。

如果它们接近,数据信号可能不会传播到第二个触发器。
图5.3所示的同步器由两个触发器组成。第一个触发器将防止tpd增加并防止危害转移到第二个触发器的输出。
即使在这种情况下,当CK1和CK2之间的相位差接近第一个触发器的CK至Q延迟(tpd)时,仍需注意。

注:如果两个触发器不能根据同样的时钟进行工作,可以创建与CK1同步的反相时钟并将其用作CK2(如CK2=/CK1)以避免亚稳态。

CMOS逻辑IC的使用注意事项

对于未使用输入引脚的处理
输入上升和下降时间规范
通用CMOS逻辑IC的多个输出发生冲突(短路)
将负载电容连接到CMOS输出引脚
计算工作电流和功耗
使用输入容限功能的电平转换
掉电保护功能应用示例(局部掉电)
每个系列都具有输入容限和输出掉电保护功能
需要注意的噪声类型
降低开关噪声的对策
信号反射的对策
串扰的对策
危害的对策
锁存的对策
ESD防护的对策

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