Contact us

別ウィンドウにて開きます 別ウィンドウにて開きます

96層積層プロセスを用いた第4世代3次元フラッシュメモリ「BiCS FLASH™」の開発について

2017年6月28日

東芝メモリ株式会社

当社は、3次元フラッシュメモリ「BiCS FLASH™」注1の96層積層プロセスを適用した製品を試作し、基本動作を確認しました。本試作品は256ギガビット(32ギガバイト)の3ビット/セル(TLC)で、2017年後半にサンプル出荷、さらに2018年に量産開始を予定しており、データセンター向けエンタープライズSSDやPC向けSSD、スマートフォン、タブレット、メモリカードなどを中心に市場のニーズに合わせて展開していきます。
 

今後、96層積層プロセスを用いた512ギガビット(64ギガバイト)をはじめ、4ビット/セル(QLC)等のBiCS FLASH™の製品化も計画しています。
 

本試作品は、回路技術やプロセスを最適化することでチップサイズを小型化し、64層積層プロセスを用いたBiCS FLASH™と比べて単位面積あたりのメモリ容量を約1.4倍に大容量化しました。また、チップサイズの小型化により1枚のシリコンウェハーから生産されるメモリ容量を増やし、ビットあたりのコスト削減を実現しています。
 

 当社は、2007年に3次元積層構造を用いたフラッシュメモリを世界で初めて公表注2しており、今後も継続して求められるメモリの大容量化、小型化など多様な市場のニーズに応えるためフラッシュメモリの3次元積層構造化を進めていきます。
 

 なお、96層プロセスを用いた製品は、当社四日市工場の第5棟、新・第2製造棟および2018年夏に第一期が竣工予定の第6製造棟でも製造する予定です。
 

注1 従来のシリコン平面上にフラッシュメモリ素子を並べたNAND構造ではなく、シリコン平面から垂直方向にフラッシュメモリ素子を積み上げ、素子密度を大幅に向上した構造。

注2 2007年6月12日当社発表資料。
 

* 本ページに記載されている社名・商品名・サービス名などは、それぞれ各社が商標として使用している場合があります。
 

*本資料に掲載されている情報(製品の価格/仕様、サービスの内容及びお問い合わせ先など)は、発表日現在の情報です。予告なしに変更されることがありますので、あらかじめご了承ください。

To Top
·設計および使用に際しては、本製品に関する最新の情報および本製品が使用される機器の取扱説明書などをご確認の上、これに従ってください。