アナログIC向けLDMOSの負入力耐性とESD耐性を両立させるセルレイアウトを開発
2020-9-23
東芝デバイス＆ストレージ株式会社
株式会社ジャパンセミコンダクター
東芝デバイス＆ストレージ株式会社（以下、東芝デバイス＆ストレージ）と株式会社ジャパンセミコンダクター（以下、ジャパンセミコンダクター）は、アナログIC向けNチャンネルLDMOS注１のセルレイアウトを検証し、LDMOSの重要特性である負入力耐性とESD耐性を両立させる最適デザインを見出しました。今回のセルレイアウトでは、ESD耐性を許容できる水準に維持しながら、当社従来構造と比較して負入力耐性を40%向上させることができます。注２
モーターコントロールドライバーなどのアナログICは、家電製品や車載機器、産業機器など、さまざまな電気機器に不可欠な半導体であり、アナログICに搭載されるLDMOSは、高い信頼性を保持することが求められています。なかでも、回生電流注３が流れた際に隣接回路への影響を抑える負入力耐性と、静電気によるデバイスの損傷や回路の誤動作を防ぐESD耐性は重要な指標です。これまで、負入力耐性とESD耐性を向上させるためには、インジェクターLDMOS注４と隣接素子の距離を広げるなど、チップサイズを大きくする施策がとられており、製造コストが増加するという問題がありました。
東芝デバイス＆ストレージとジャパンセミコンダクターは、インジェクターLDMOSのNガードリング注５における抵抗が小さくなると負入力耐性が大きくなる注６ことに着目し、さまざまなインジェクターLDMOSのセルレイアウトで負入力耐性とESD耐性を検証しました。その結果、Nガードリングの幅を素子分割時の最大面積で割った変数が、負入力耐性と正の相関、ESD耐性と負の相関があり、両指標はトレードオフの関係にあることを発見しました。このトレードオフの関係から最適だと考えられるLDMOSのセルレイアウト（下図「No.10」）を採用した場合、素子面積の増大を15%、ESD耐性の劣化を9%に抑えながら、負入力耐性を40%向上させることができます。注２
東芝デバイス＆ストレージは本技術の詳細を、9月13日から18日までオンラインで開催された半導体国際学会「IEEE International Symposium on Power Semiconductor Devices and ICs (ISPSD) 2020」において発表しました。今回開発したセルレイアウトは、2019年度から量産している第四世代プロセスのLDMOSから適用可能です。
なお、東芝デバイス＆ストレージは、今回開発したLDMOS以外にも、耐圧や用途に応じてさまざまなLDMOSをラインアップしており、現在は第五世代プロセスの開発に注力しています。第五世代プロセスは、高耐圧アナログICに車載向け不揮発性メモリーを混載（eNVM）している点が特長です。
東芝デバイス＆ストレージとジャパンセミコンダクターは今後も、高性能かつ高信頼性なデバイスを実現するアナログICプロセス技術を積極的に開発していきます。
注１ LDMOS：Laterally Double Diffused MOSの略。耐圧向上を目的として、ドレイン近傍から横方向に不純物拡散領域（ドレイン領域）を持たせたMOSFETのこと。
注２ 下図のセルレイアウトにおけるリファレンス（No.1）と、最適と考えられるセルレイアウト（No.10）の負入力耐性を比較。2020年9月時点、東芝デバイス＆ストレージ調べ。
注３ 回生電流：モーターのオン・オフ制御にLDMOSを使用する際、オフ時にモーターに貯えられたエネルギーが放出されLDMOSのドレインに流れこむ正または負の電流のこと。
注４ インジェクターLDMOS：回生電流が流れるLDMOSのこと。
注５ Nガードリング：LDMOSの素子内部とP型基盤を電気的に分離するN型の層のこと。今回のLDMOSは、NガードリングとN型埋め込み層で囲まれた構造をしている。
注６ 回生時にインジェクターLDMOSのドレインから負の電流が引かれると、インジェクターLDMOSのNガードリングとP型基板、隣接素子のNガードリング間に内在するバイポーラトランジスタが動作し、隣接素子のNガードリングから電流が引かれる。この電流が小さいほど負入力耐性が高い。
検証に用いたLDMOS断面図
検証に用いたインジェクターLDMOSのセルレイアウト
濃いピンクはNガードリング、薄いピンクは素子内部を示す
負入力耐性とESD耐性の関係
縦軸のIdiは負入力耐性、It2はESD耐性を示す。どちらもリファレンス(No.1)の値で規格化しており、大きいほど耐性が高い。横軸は素子面積を同じくリファレンスの値で規格化した値。青い破線はIt2の許容値。
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