トランスを不要にした独自のStar-Deltaスイッチング回路方式で業界最高^注1の電流密度の48V入力1V出力DC-DC電源ICを開発

2024年6月28日

東芝デバイス＆ストレージ株式会社

当社は、トランス（変圧器）を不要にした、独自のStar-Deltaスイッチング回路方式を開発し、業界最高^注１の最大790mA/mm²の高い電流密度で最大88％と高い電力変換効率を実現した48V入力1V出力のDC-DC電源ICの動作を確認しました。本ICの実現により、大電流向け高電圧DC-DC電源の小型化および高効率化に貢献します。

近年、サーバーやデータセンター向けのDC-DC電源では、負荷側の大電流化に伴い、負荷側とともに入力側の導通損失^注2も膨らんでいます。この損失の削減のために、入力電圧を12Vから48Vへ引き上げる規格化が進行していますが、従来のBuck回路方式で入力電圧の4倍引き上げに対応するには、パワースイッチを駆動するパルス幅を1/4に小さくする必要があり、スイッチング損失の増大により電力の変換効率が低下してしまいます。このため、トランスを用いてパルス幅を拡大する絶縁回路方式が主流となっていますが、この場合トランスを用いる分だけ実装体積が大きくなるため、インダクターとキャパシターを融合したハイブリッド型非絶縁回路方式^注3が登場し、従来の絶縁型回路方式に比べて実装体積を1/10～1/100に削減できるようになりました。しかし、パルス幅の拡大倍率あたりに0.8～1.0個のキャパシター数^注4を外付けする必要があるため、外付け部品の増加やIC周りのピン配線が複雑化し、実装コストが増加するという新たな課題が生じています。

そこで、当社は、電流が少ない入力側のスイッチングレイヤー^注5を統合し、パルス幅の拡大倍率あたりのキャパシター数を0.5～0.6個に削減する独自のStar-Deltaスイッチング回路方式（図1）を開発しました。電源をオンするとStep1～4のスイッチングを繰り返し、Step1ではキャパシターをStar配置^注6、Step3ではキャパシターをDelta配置^注7したことが特徴です。スイッチングレイヤー毎にキャパシターが1個以上必要なため、スイッチングレイヤー数を最適化すれば、キャパシター数も減らすことができます（図2）。従来方式では48V入力電圧から複数の均等なスイッチングレイヤーを生成しますが、本方式では電流が少ない入力側のスイッチングレイヤーを統合し、キャパシター数を削減しました。この統合においては高耐圧スイッチの使用が必要ですが、電流が微小であり高耐圧スイッチの大きさを最小限に抑えることができるため、従来方式の複数の低耐圧スイッチとほぼ同じ面積であることを確認しました。

本方式を適用したDC-DC電源ICの試作では、電流密度が業界最高^注１の730～790mA/mm²であることを確認しました。また本試作では、電流密度を高めるため、ゲートドライバー回路で必要容量が低い昇圧回路を開発し、従来の昇圧回路と比較して実装面積を最大61％削減しました(当社調べ)。さらに変換効率を高めるため、レベルシフト回路^注8において電流消費が必要なタイミングで動的にバイアス電流供給を可能とする回路を開発し、本回路を使用しないレベルシフト回路と比較してバイアス電流を最大92％削減し、最大88％の電力変換効率を確認しました（図3）(当社調べ)。今後、さらなる改良を進め、早期実用化を目指します。

当社は、本技術の詳細を、6月16日～20日に米国・ハワイで開催された半導体の国際学会「2024 IEEE Symposium on VLSI Technology & Circuits」において発表しました。