SiCパワーモジュールにおける並列接続チップ間の寄生発振を高速スイッチングに対応する小さなゲート抵抗で抑制可能な技術を開発

2024年7月26日

東芝デバイス＆ストレージ株式会社
株式会社東芝

東芝デバイス＆ストレージ株式会社と株式会社東芝（以下、東芝グループ）は、SiC（炭化ケイ素） MOSFET^注1を搭載したパワーモジュールにおいて、スイッチング動作時に並列接続間で生じる寄生発振^注2を、従来比60％小さくしたゲート抵抗^注3注4でも抑制可能な技術を開発しました。この技術を適用したパワーモジュールでは、低損失かつ、発振を抑え、高信頼なスイッチング動作が可能となります。

近年、カーボンニュートラルの実現に向けて再生可能エネルギーや、鉄道車両、産業機器などのエネルギー効率の向上が求められる中、高電圧や大電流を高速でスイッチング（オン/オフ）できるSiC MOSFETを搭載したパワーモジュールの需要が高まっています。パワーモジュールでは、電力変換器の小型化に対応するため高いスイッチング周波数が求められますが、周波数が高いほど消費電力あたりのスイッチング損失の割合が高くなるため、同損失を減少させることが求められています。

一方で、パワーモジュール内部で複数のチップを並列接続すると、チップ間の配線インダクタンス^注5や、チップの寄生容量^注6により発振回路が形成される場合があります。この寄生発振はモジュールの信頼性に影響するため抑制する必要があります。一般的にはゲート抵抗を用いて発振を抑制する手法が用いられますが、スイッチング速度が遅くなるためスイッチング損失とトレードオフの関係があります。SiC MOSFETを搭載したパワーモジュールでは高速スイッチングを行うため、小さいゲート抵抗で発振抑制可能な手法が必要とされていました。

そこで東芝グループは、パワーモジュールの等価回路モデル（図1）から、寄生発振が生じる条件を理論的に導出し、寄生発振が生じにくい配線レイアウトを開発しました。具体的には、並列接続されたチップのゲート間インダクタンスL_gとソース間インダクタンスL_sの比率L_g/L_sがある一定値以下となった場合に寄生発振することを、シミュレーションで解析しました（図2）。寄生発振を抑制するためにはL_g/L_sを大きくすることが重要であるため、L_g/L_sが異なるモジュールを試作し、スイッチング試験を行いました。L_g/L_sを大きくする手法では、ゲート抵抗を用いた発振抑制手法と比較して60%小さいゲート抵抗でも発振が抑制されていることを確認しました。(図3)

今回開発した寄生発振の抑制手法を開発中のパワーモジュールに適用することで、小さなゲート抵抗でも寄生発振を生じにくく、低損失かつ、発振を抑制し高信頼なスイッチング動作が可能なパワーモジュールを提供することが可能になります。今後、さらなる改良を進め、早期実用化を目指します。東芝グループは、本技術の詳細を、6月2日〜6日にドイツ・ブレーメンで開催されたパワー半導体の国際学会「The 36th International Symposium on Power Semiconductor Devices and ICs (ISPSD) 2024」において6月6日に発表しました。