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Arm® Cortex®-M3メインコアブロックの構成を御説明します。
Cortex®-M3メインコアは、3段のパイプライン構成になっています。

これは、「メインコア」を説明した図です。
  • [Fe]フェッチステージ PC(プログラムカウンター)の示すメモリーアドレスの命令を読み込みます。
          
  • [De]デコードステージ 読み込んだ命令を解読し、実行ステージの実行制御を決定します。
          
  • [Ex]実行ステージ シフト、ALU( Arithmetic Logic Unit)による四則演算,論理演算、乗算、除算などの演算、ロード/ストアを実行します。実行によるレジスターの更新はこのステージで行われます。

第2章 Arm® Cortex®-M3

ハードウェア構成
NVIC(Nested Vectored Interrupt Controller)
レジスター構成
レジスターの役割
PC, LR
スタックポインター
スタックポインターへのPUSH/POP
特殊レジスター
動作モードとスタックポインター(1)
動作モードとスタックポインター(2)
例外(リセット,割り込み,フォールト,システムコール)
NVICの役割
NVICによるテールチェーン制御
メモリーマップ
Arm® Cortex®-M3仕様のメモリーマップ
TX03シリーズTMPM330実装例のメモリーマップ
ベクターテーブル(1)
ベクターテーブル(2)
ビットバンド領域とビットバンドエイリアス領域(1)
ビットバンド領域とビットバンドエイリアス領域(2)

※ArmおよびCortexはArm Limited(またはその子会社)のUSまたはその他の国における登録商標です。