2-3. メインコア

Arm® Cortex®-M3メインコアブロックの構成を御説明します。
Cortex®-M3メインコアは、3段のパイプライン構成になっています。

これは、「メインコア」を説明した図です。
  • [Fe]フェッチステージ PC（プログラムカウンター）の示すメモリーアドレスの命令を読み込みます。
    　　　　　　
  • [De]デコードステージ 読み込んだ命令を解読し、実行ステージの実行制御を決定します。
    　　　　　　
  • [Ex]実行ステージ シフト、ALU（ Arithmetic Logic Unit）による四則演算，論理演算、乗算、除算などの演算、ロード／ストアを実行します。実行によるレジスターの更新はこのステージで行われます。

第2章 Arm® Cortex®-M3

2-1. ハードウェア構成
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2-2. NVIC(Nested Vectored Interrupt Controller)
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2-4. レジスター構成
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2-5. レジスターの役割
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2-6. PC, LR
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2-7. スタックポインター
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2-8. スタックポインターへのPUSH/POP
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2-9. 特殊レジスター
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2-10-1. 動作モードとスタックポインター(1)
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2-10-2. 動作モードとスタックポインター(2)
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2-11. 例外(リセット，割り込み，フォールト，システムコール)
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2-12. NVICの役割
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2-13. NVICによるテールチェーン制御
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2-14. メモリーマップ
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2-15. Arm® Cortex®-M3仕様のメモリーマップ
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2-16. TX03シリーズTMPM330実装例のメモリーマップ
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2-17-1. ベクターテーブル(1)
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2-17-2. ベクターテーブル(2)
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2-18-1. ビットバンド領域とビットバンドエイリアス領域(1)
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2-18-2. ビットバンド領域とビットバンドエイリアス領域(2)
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※ArmおよびCortexはArm Limited（またはその子会社）のUSまたはその他の国における登録商標です。

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