メインコア

Arm® Cortex®-M3メインコアブロックの構成を御説明します。
Cortex®-M3メインコアは、3段のパイプライン構成になっています。

これは、「メインコア」を説明した図です。
  • [Fe]フェッチステージ PC（プログラムカウンター）の示すメモリーアドレスの命令を読み込みます。
    　　　　　　
  • [De]デコードステージ 読み込んだ命令を解読し、実行ステージの実行制御を決定します。
    　　　　　　
  • [Ex]実行ステージ シフト、ALU（ Arithmetic Logic Unit）による四則演算，論理演算、乗算、除算などの演算、ロード／ストアを実行します。実行によるレジスターの更新はこのステージで行われます。

第2章 Arm® Cortex®-M3

ハードウェア構成
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NVIC(Nested Vectored Interrupt Controller)
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レジスター構成
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レジスターの役割
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PC, LR
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※ArmおよびCortexはArm Limited（またはその子会社）のUSまたはその他の国における登録商標です。

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