1-12. ラッチアップ対策

ラッチアップに至るプロセスを簡単に説明します。
下図に寄生素子を含む等価回路を示します。
N-ch MOSFET側のP‐Wellには、NPNトランジスターQ2、P-ch MOSFET側のN‐SubstrateにはPNPトランジスターQ1がおのおの形成され、その他、端子間には寄生抵抗R_s、R_wが存在します。寄生素子Q1、Q2はサイリスターを構成しています。

例えば、外部からの要因でN‐Substrateに電流が流れ込んだとすると、N‐Substrateの抵抗Rsの電圧降下が起き、これがQ1をONさせP-Wellの抵抗Rwを介してV_CCからGNDに向かって電流が流れます。R_wに電流が流れるとR_w両端に電位差が発生しQ2がONしてさらにR_sを介して電源電流が流れます。これによりさらにR_s両端に電位差が発生し、Q1、Q2がONしたままとなり電源電流はますます増大します。
このように、P‐Wellの抵抗R_w、およびN‐Substrateの抵抗R_sに電位差が発生すると、ラッチアップが起きます。

対策 ⇒ 絶対最大定格内にとどめる

過大なサージなどが印加される可能性があるインタフェース部分には、保護回路を付加することを推奨します。(下図参照)