ラッチアップ対策
ラッチアップはCMOS 特有の現象で、SCR(Silicon Controlled Rectifier)生成に起因します。
N基板のCMOSの場合を考えてみましょう。下図にある通り、CMOSには様々な寄生バイポーラTr(Q1~Q6)が存在し、内部でトライアック回路を形成しています。入出力端子に過大なノイズ、サージなどの電圧、電流が印加されたり、電源振幅が急激に変動されたりすると、内部のトライアック回路がオンし、VCC－GND 間に異常電流が流れ、原因となった信号を切断してもその異常電流が持続し、ついには破壊に至らしめる現象をいいます。
ラッチアップに至るプロセスを簡単に説明します。
下図に寄生素子を含む等価回路を示します。
N-ch MOSFET側のP‐Wellには、NPNトランジスターQ2、P-ch MOSFET側のN‐SubstrateにはPNPトランジスターQ1がおのおの形成され、その他、端子間には寄生抵抗Rs,Rwが存在します。寄生素子Q1,Q2はサイリスターを構成しています。
例えば、外部からの要因でN‐Substrateに電流が流れ込んだとすると、N‐Substrateの抵抗Rsの電圧降下が起き、これがQ1をONさせP-Wellの抵抗Rwを介してVCCからGNDに向かって電流が流れます。Rwに電流が流れるとRw両端に電位差が発生しQ2がONしてさらにRsを介して電源電流が流れます。これによりさらにRs両端に電位差が発生し、Q1、Q2がONしたままとなり電源電流はますます増大します。
このように、P‐Wellの抵抗Rw、およびN‐Substrateの抵抗Rsに電位差が発生すると、ラッチアップが起きます。
対策 ⇒ 絶対最大定格内にとどめる
過大なサージなどが印加される可能性があるインタフェース部分には、保護回路を付加することを推奨します。(下図参照)
CMOSロジックIC 使用上の注意
